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                                        Xilinx FPGA DDR3設計(一)DDR3基礎掃盲

                                        發布時間:2022-05-12 來源:FPGA技術實戰 責任編輯:wenwei

                                        【導讀】DDR3 SDRAM 全稱double-data-rate 3 synchronous dynamic RAM,即第三代雙倍速率同步動態隨機存儲器。雙倍速率(double-data-rate),是指時鐘的上升沿和下降沿都發生數據傳輸;同步,是指DDR3數據的讀取寫入是按時鐘同步的;動態,是指DDR3中的數據掉電無法保存,且需要周期性的刷新,才能保持數據;隨機,是指可以隨機操作任一地址的數據。


                                        本文我們介紹下DDR3的基礎知識,涉及DDR3管腳信號、容量計算、重要參數介紹內容。


                                        01 DDR3 SDRAM概述


                                        DDR3 SDRAM 全稱double-data-rate 3 synchronous dynamic RAM,即第三代雙倍速率同步動態隨機存儲器。雙倍速率(double-data-rate),是指時鐘的上升沿和下降沿都發生數據傳輸;同步,是指DDR3數據的讀取寫入是按時鐘同步的;動態,是指DDR3中的數據掉電無法保存,且需要周期性的刷新,才能保持數據;隨機,是指可以隨機操作任一地址的數據。


                                        以鎂光MT41K256M16RH-107為例(以下介紹均以此芯片為例),該芯片容量為512GB(4Gbit),器件內部功能模塊組成如圖1所示。


                                        1651150389502852.png

                                        圖1、256M×16功能框圖


                                        02 DDR3 SDRAM管腳介紹


                                        13.png

                                        圖2、×16芯片FBGA封裝管腳分布


                                        由圖1和2圖所示,DDR3管腳根據不同的功能可以分為:數據組、地址組、控制組和電源組四大類型。


                                        2.1 數據組:DQ[15:0]、UDQS/UDQS#、LDQS/LDQS#、UDM、LDM。


                                        ●   DQ[15:0]:雙向信號,16位數據總線;

                                        ●   UDQS/UDQS#、LDQS/LDQS#:雙向信號,數據選通信號,用于數據同步;

                                        ●   UDM、LDM:數據屏蔽信號。


                                        2.2 地址組:BA[2:0]、A[14:0]。


                                        ●   BA[2:0]:Bank地址信號;

                                        ●   A[14:0]:地址總線。


                                        2.3 控制組:CK/CK#、CKE、CS#、RAS#、CAS#、WE#、RESET#、ODT、 ZQ#


                                        ●   CK/CK#:時鐘信號,雙沿采樣DQ數據;

                                        ●   CKE:時鐘使能信號;

                                        ●   CS#:DDR3片選信號,低有效;

                                        ●   RAS#:行選通信號;

                                        ●   CAS#:列選通信號;

                                        ●   WE#:寫使能信號;

                                        ●   ODT:片上終端使能信號。DDR3芯片數據組是有片上端接的,無需外部端接,而控制信號和地址信號為保證信號完整性需要端接匹配;

                                        ●   ZQ:校準管腳,下拉240Ω電阻到VSSQ。


                                        2.4 電源組:


                                        ●   VDD:電源電壓,1.5V±5%;

                                        ●   VDDQ:DQ供電,1.5V±5%;

                                        ●   VREFCA:控制、命令和地址參考電壓,電壓為VDD/2;

                                        ●   VREFDQ:數據參考電壓,電壓為VDD/2;


                                        03 DDR3 尋址及容量計算


                                        3.1 DDR3數據尋址


                                        14.png

                                        圖3、DDR存儲陣列示意


                                        如圖3所示,DDR3的內部是一個存儲陣列,類似一張二維表格,數據讀寫操作即對這個陣列進行操作。所謂尋址就是操作指定表格單元(圖中黃色單元格)所需的步驟,即讀寫某個表格單元,需要先指定一個行(Row),再指定一個列(Column)。這個表格通常稱為邏輯Bank,一個DDR3有多個Bank組成。


                                        3.2 容量計算


                                        以鎂光MT41K256M16RH-107為例。


                                        1651150349917278.jpg

                                        圖4、DDR3地址組成


                                        由圖4可以,Row address = 15bit,Column address = 10bit,Bank address = 3bit,則器件總存儲單元為:


                                        2^15×2^10×2^3 = 2^28= 256M單元格,每個單元格為16bit,總計容量為:256M×16bit = 512MB(4Gbit)。


                                        04 DDR3 關鍵參數解析


                                        DDR3器件手冊給出了非常詳盡的參數介紹,里面有幾個非常重要的參數下面來介紹一下。


                                        4.1 突發傳輸及突發長度


                                        1651150334374991.png

                                        圖5、非連續突發讀操作


                                        突發是指在同一行中相鄰的存儲單元連續進行數據傳輸的方式。如圖5所示,突發長度BL=8,即送出一次讀命令和讀地址,連續輸出8個數據。


                                        另外,連續讀取操作,即控制好兩次突發讀間隔時間,即可實現連續讀輸出操作,如圖6所示,圖中需要控制好參數tCCD。


                                        1651150319715228.png

                                        圖6、連續讀操作


                                        4.2 CAS Latency(CAS潛伏期)


                                        該參數又稱讀取潛伏期或列地址脈沖選通潛伏期,簡寫成CL,該參數以時鐘周期為單位,該參數表示從讀命令和地址有效發出后,數據穩定數據的延遲時鐘個數。如圖7所示,當CL=6時,有效數據在6個時鐘之后輸出。


                                        1651150304918074.png

                                        圖7、讀延遲周期CL = 6


                                        4.3 tRCD:RAS至CAS延遲


                                        tRCD表示行地址選通脈沖到列地址選通脈沖延遲,如圖8所示,該參數以時鐘周期為單位。


                                        1651150287638741.png

                                        圖8、讀操作


                                        4.4  附加延遲(AL)


                                        如圖8所示,AL = 5,CL = 6,由此讀操作有效數據在RL = AL + CL = 11個時鐘后輸出。


                                        4.5 tRP預充電周期


                                        1651150273497842.png

                                        圖9、tRP預充電周期


                                        預充電有效周期,在發出預充電命令之后,要經過一段時間才能允許發送RAS行有效命令打開新的工作行。



                                        免責聲明:本文為轉載文章,轉載此文目的在于傳遞更多信息,版權歸原作者所有。本文所用視頻、圖片、文字如涉及作品版權問題,請聯系小編進行處理。


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